Hallo,
Auf der Platine befinden sich zwei Prozessoren - ein kleinerer
und ein größerer (208Pin).
Sowas würde ich mit mind. 4 Lagen machen, wenn das überhaupt
reicht? Evtl. auch 6 Lagen, wenn fast alle Pins herausgezogen
werden müssen.
Was ich bis jetzt gelesen habe, ist
bei hohen Frequenzen es ratsam um die geforderten Impedanzen
einhalten zu können - da würde mir jetzt nur die
Ethernet-Schnittstelle und der SDRAM einfallen und das übliche
wie Quarz etc.
Da sind die Längen nichtabgeschlossener Leitungen wichtig.
Dazu steht auch was in dem anderen Threat.
Quarz spielt kaum eine Rolle, weil man den dicht an den IC
plaziert und da nur Sinus drauf ist.
Der SRAM gehört auch so dicht wie möglich an den uC.
Ansonsten ist nicht die Frequenz, sondern die Flankensteilheit
der Signale von Bedeutung.
Kritische Pfade kann man auch entschärfen, indem man z.B.
paar pF an die Leitung hängt, so daß die Flanken weniger steil
sind und so HF-Abstrahlung geringer ausfällt.
Gut die Impedanzen kann man mit Microstrip
Software sich ausrechnen und dann hat man einen theoretischen
wert in der hand.
Ich glaube, du gehst da mit falschen Vorstellungen ran.
Aber genau das Thema hatten wir doch kürzlich schon diskutiert.
http://www.wer-weiss-was.de/cgi-bin/forum/showarchiv…
Des Weiteren wurde als ein weiterer Punkt „die Abführung der
Verlustwärme von best. Bauteilen“ genannt. --> Wenn ich das
richtig sehe, ist das bei 4-lagigen deshalb besser, weil die
GND nicht weit entfernt ist und somit alles darüber schnell
„abfließen“ kann. Aber ab wann sowas relevant wird, dass man
sich für 4-lagen entscheidet, weiß ich nicht.
Hast du den Leistungselektronik drauf?
Ich denke bei den hochpoligen Prozessoren spielt das weniger eine
Rolle. Deren Pins sind eher wenig zur Wärmeabfuhr konzipiert.
Ansonsten ist es so, daß die großflächigen Powerplanes
die Wärme auf dem gesamten PCB besser verteilen (keine Hotspots).
Es kommt natürlich sehr auf die Randbedingungen.
Ein Entwurf für wenige LP bei hohen Stückpreis ist was anders
als sehr große Serien mit geringen Stückosten.
Mußt du mit dem Entwurf eine EMV-Prüfung bestehen?
das produkt sollte danach auch eingesetzt werden können.
Was soll das heißen? Private Bastelei soll auch „eingesetzt“ werden.
Hier gab’s erst vor paar Tagen eine ähnliche Frage mit
passenden Antworten zu PCB-Entwurf.
vielen dank, werd ich mir gleich mal durchlesen.
Beim Hersteller sollte dann der Kern möglichst dünn bestellt
werden (150…300um), um eine großen kap. Flächenbelag zu
erhalten.
Zu dünn geht schlecht, weil schwierig herzustellen.
wie installiert man diese dann? Einen 100nF und einen kleinen
10nF für jeden IC oder wie geht man davor?
Nein , nicht für jeden IC, sondern in Abhängigkeit von den
zu erwartenden Spitzenströme ein paar Keramik-C unterschiedlicher
Größe auf der Platte verteilt um mogl. minim. HF-Impedanz an allen
Stellen der LP zu erreichen.
Bei Elkos lohnt das Verteilen nicht, weil die eh nur bei niedrigen
Frequenzen wirksam sind.
An den Hauptstromverbrauchern (Prozessor, CMOS-Gatter)
eher bevorzugt, als an Niedrigstromverbrauchern (z.B. RTC )
Bzw. wie verteilt
man diese (nach welchem Prinzip)? Oder sind das alles mehr
oder weniger reine Erfahrungswerte?
Ist viel Erfahrungssache, und solange man keine riesigen Stückzahlen
macht, geht man lieber auf Nummer sicher. Da nutzt es nix, 20Cent
zu sparen, wenn das Gerät dann unzuverlässig läuft oder
EMV-Prüfungen für einige k€ widerholtwerden müssen.
Ein Keramik-C in Bauform 0805 oder 0603 kostet ca 1…3 Cent
für Material und Bestückung.
Bei Mio-Stückzahlen ist das was anderes. da lohnt sich alles
bis aufs Notwendigste zu Optimieren.
Beim Layouten ist übrigens das clevere Plazieren der BE das A
und O.
das bezeichnest du mit BE?
BE =Bauelemente
Gruß Uwi