Hallo zusammen,
wenn man eine mehrlagige (hier 4-Lagen) Platine macht, wie legt man denn da sinnvoll die Signale?
die beiden äußeren Ebene mit Signalleitungen und die beiden inneren Lagen einmal Masse und einmal diverse Versorgungen (+5V, -5V, 3,3V, …) oder macht man das anderstrum ? Wie ist es am sinnvollsten und warum ?
Gruss
Brombär
(der jetzt seine erste Multilagenplatinen machen muss weil es einfach Platzmäßig sich nicht mehr ausgeht - leider)
Hi,
auf die beiden Innenlayer kommt „vollflächig“ Masse und die Versorgungsspannung(en). Layer 1 und 4 (die außen) werden rechtwinklig zueinander geroutet. Als z.B. 1 Senkrecht, 4 waagrecht.
Soweit die Theorie 
Begründung kann ich dir nicht wirklich liefern, aber die mittleren Layer schirmen die Signalleitungen gegeneinander ab und man hat immer kurze Wege zu + und Masse. Durch die Vollflächigkeit muss natürlich auch beim ätzen nur wenig Kupfer abgetragen werden.
Grüße,
J~
HF-technisch wären Masse und VCC aussen besser (wegen der Gesamtabschirmung), aber:
Notwendige Änderungen (soll in den besten Familien vorkommen) sind viel schwieriger.
Aussenlagen mit Vollflächen sind aufwendiger herzustellen (da zur Durchkontaktierung dann die volle Fläche verkupfert werden muss).
Daher werden in der Praxis die Versorgungen innen untergebracht, solange es keinen zwingenden Grund dagegen gibt.
Reinhard
[Bei dieser Antwort wurde das Vollzitat nachträglich automatisiert entfernt]
Vielen Dank (owt), dann lege ich einmal los
DANKE
Hallo,
wie schon geschrieben werden üblicherweise die inneren
2 Lagen als sogenannte Power Planes für Masse und
Betriebsspannung benutzt.
Natürlich kann man auch Signale innen langziehen, aber
zumindest die Masselage sollte man nicht so zerklüften,
daß sie HF-Mäßig zum Sieb(hochohmig) wird.
Neben den praktischen Vorteilen, daß man außen an die
Leiterzüge noch rankommt, gib’s gute EMV-Aspekte, die
für die Innelagen sprechen.
Die Isolierung zwischen den Innenlagen ist hauchdünn,
so daß zw. den Lagen eine nicht zu vernachlässigende
Flächen-Kapazität wirkt. Diese wirkt HF-mäßig als sehr
guter Blockkond.
Für die Verwendung/Plazierung der Blockkondensatoren
gibt es bei 4-Lagen-LP mit geschlossenen Powerplanes
deshalb auch etewas andere Designrichtlinien
gegenüber einfachen 2-Lagen-LP.
Gruß Uwi
wenn man eine mehrlagige (hier 4-Lagen) Platine macht, wie
legt man denn da sinnvoll die Signale?
die beiden äußeren Ebene mit Signalleitungen und die beiden
inneren Lagen einmal Masse und einmal diverse Versorgungen
(+5V, -5V, 3,3V, …) oder macht man das anderstrum ? Wie ist
es am sinnvollsten und warum ?
Gruss
Brombär
(der jetzt seine erste Multilagenplatinen machen muss weil es
einfach Platzmäßig sich nicht mehr ausgeht - leider)
Hi Uwi,
danke für diese erleuchtenden Erläuterungen; mich würde noch interessieren was es für andere Designrichtlinien bei 4-Lagen Platinen gibt (zu gehst auf die Block-Cs ein, sollten die nicht auch bei 4 Lagen möglichst IC nahe platziert werden?)
Vielen Dank und GRuss
Brombär
Hallo,
danke für diese erleuchtenden Erläuterungen; mich würde noch
interessieren was es für andere Designrichtlinien bei 4-Lagen
Platinen gibt (zu gehst auf die Block-Cs ein, sollten die
nicht auch bei 4 Lagen möglichst IC nahe platziert werden?)
ist nicht mehr so eng zu sehen.
Das Plazieren der Block-C dicht neben die IC wird ja deshalb
gemacht, weil die dünnen Zuleitungen keinen vernachlässig-
bare Impedanz im hohen HF-Bereich haben.
Für eine massive Fläche sieht das aber ganz anders aus.
Deshalb ist es bei ordentlichen Layout mit Powerplanes
ausreichend, wenn man entsprechend der Last einige
Block-C über die Fläche verteilt.
Statt jedem IC sein Block-C, reichen also einige verteilte
Block-C. Diese sollten dafür aber in unterschiedlichen
Größen benutzt werden, um bei unvermeidbaren
Resonanzfrequenzen der verschiedenen Typen immer noch
einen Ausgleich zu haben.
Ich mache das in Praxis so:
-\> große Elkos in der Nähe der Stromversorgung.
-\> 100nF Keramik dicht bei der Stromversorgung
-\> 5...10nF in Tantalbauform in Funktionsblöcken der
Schaltung (z.B. 5V-Prozessor, +/-Analogschaltungen usw.)
-\> im Digitalteil auch noch kombinierte 100nF und 10nF
Keramik-C.
-\> Analogschaltungen (z.B. OPV ) entkoppelt über
10...100Ohm + nachfolgenden Tantal-C (10...22uF)
+100nF Kermik-C.
(Bei höherem Stromverbrauch eine Drossel, statt R)
-\> Interfaceleitungen mit C-R-C-Glied oder Ferritperle + C
(z.B. RS232 9600Baud mit 560 Ohm und 10nF )
Der RS232-Baustein (z.B. MAX232) bekommt auch eine
Drossel in die Zuleitung (hatte in sehr empfindlichen
Schaltungen mal Störungen von den Ladungspumpen her)
-\> Die Durchkontaktierungen für die Block-C mache ich
üblicherweise nicht allzu klein (z.B. mind. 0,8mm) und
gegebenenfalls mehrere, damit die Impedanz in den
Durchkontaktierungen nicht zum Tiefpass wird.
In den letzten Jahren habe ich so die EMV-Prüfungen
immer auf Anhieb geschafft.
Gruß Uwi
Hi BromBär,
Habe einen Ordner, genannt
FED-Designrichtlinie
Inklusive der deutschen Übersetzung der IPC-D-275 ( FED-22-03) :
Design Standard for Rigid PBs and Rigid PB Assemblies
Fachverband Elektronik-Design e.V.
Hindenburgdamm 85
D-12203 Berlin
Tel 030 834 90 59
Fax 030 834 18 31
email : [email protected]
http://www.fed.de
ISBN 3-932525-04-3 Buch anschauen
Insbesondere Punkt 10.7.2
Damit hast Du eine vernünftige Grundlage für zukünftige Jobs.
Best Regards,
Uwe P.
[Bei dieser Antwort wurde das Vollzitat nachträglich automatisiert entfernt]
Super
Hi Uwi,
vielen Dank, vielleicht werde ich das auch so nachmachen, denn momentan sind da noch ein Haufen Block-Cs drauf (aber immerhin sind da schon 3 verschiedene Bauteilwerte (10 nF, 100 nF und 10 uF ) in meinem Layout aber halt auch so viele (für jeden IC halt mind. 1 Stk), und wenn Du sagst dass bei 4-Lagigen Platinen dies weniger kritisch ist was mit Deiner Erklärung auch mir einleuchtet dann kann ich mir evtl. etwas an Bauteilen sparen…
Gruss
Brombär
HF-technisch wären Masse und VCC aussen besser (wegen der
Gesamtabschirmung), aber:
Nicht unbedingt, da die EM-Welle der Wires bei korrekter Lage dieser zu den Planes nicht in der Luft ausbreitet, sondern im Substrat. Üblicherweise werden bei einem 4-Layer die beiden Powerplanes über eine max. 100µm dicke Substratschicht E-Feld gekoppelt. Die Signallayers laufen dann on Top und on Bottom, wobei sich das H-Feld um die Leiterbahnen, das E-Feld aber im Substrat zu den Powerplanes ausbildet, wobei der Poynting-Vektor dann in Ausbreitungsrichtung zeigt. Das bedeutet, dass diese Planes unbedingt an den Kanten der Platine abeschlossen werden müssen, da hier die EM-Welle austreten kann. (wird oft durch Vias erreicht)
Werden die Powerplanes oben und unten verlegt, kann es zu Kopplungen vom 2. Layer zum dritten kommen, da sich einmal das E-Feld zur VCC-Planes und einmal zur GND-Planes ausbilden kann, wobei es immer den anderen Layer durchdringt (schwache Kopplung). Einen größeren Effekt hat aber hier die H-Feld-Kopplung, da die Felder von Layer 2 und Layer 3 immer einander druchdringen.
Große Powerplanes machen manchmal die Abblockkondensatoren überflüssig, da dise eine ausreichende kapazitive Kopplung aufweisen dann benötigt man nur noch die Cs für die Stütze der Stromversorgung.