D-FlipFlop Frage

Technik Elektronik & Elektrotechnik
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Hey ihr,

ich hab mal eine Frage zum D-FlipFlop und hoffe ihr könnt sie mir beantworten.

Also ich habe ein einfaches D-FlipFlop mit den Eingängen:

  • Reset
  • Takt
  • Dateneingang
  • Set
    und die Ausgänge Q und Q/.

Ich hab das ganze mal mit dem Programm LTSpice simuliert da ich leider keinen Isp oder etwas zu ähnliches zur Hand habe.

Ich habe mir das jetzt eigentlich so vorgestellt das der Reset und Set Eingang nur anspringt wenn der Takt auch aktiv ist, doch mir ist aufgefallen in LTSpice wird der Set Eingang gar nicht beachtet. Und noch 2 kleine Fragen, wenn der Reset Eingang aktiv ist ist dann bei Q und Q/ 0, oder ist dann nur Q/ aktiv? Außerdem wollt ich noch wissen was der Set Eingang für einen Sinn hat da man hat ja schon den Dateneingang.

Am besten wäre mir würde jemand schnell eine Wahrheitstabelle erstellen

Vielen Dank schonmal

Lg Franz

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Hallo Franz,

Ich habe mir das jetzt eigentlich so vorgestellt das der Reset
und Set Eingang nur anspringt wenn der Takt auch aktiv ist,

Nein, normalerweise sind Set uns Reset asynchron, sie wirken sofort und sind Pegelgesteuert.

doch mir ist aufgefallen in LTSpice wird der Set Eingang gar
nicht beachtet.

Das wäre ein Fehler im Modell.

Und noch 2 kleine Fragen, wenn der Reset
Eingang aktiv ist ist dann bei Q und Q/ 0, oder ist dann nur
Q/ aktiv?

Q=1, Q/=0

Außerdem wollt ich noch wissen was der Set Eingang
für einen Sinn hat da man hat ja schon den Dateneingang.

Set und Reset werden z.B. beim initialisieren des Systems verwendet. Da kann es schon mal nötig sein ein FlipFlop zu setzen.

MfG Peter(TOO)