Liebe Experten,
ich möchte ein CD4013 Flip-Flop in seiner wesentlichen Grundfunktion beschalten:
ein 1 - Signal ( 70 Mikrosekunden, auf Ub±Pegel) setzt den Ausgang auf 1, ein Rücksetzsignal 800 Mikrosekunden später (100ms auf Ub+ - Pegel, ) setzt den Ausgang auf 0.
Ich verwende also nur die S, R und Q- Belegungen.
Meine Frage: wie werden in diesem Aufbau die anderen Eingänge beschaltet und auf welches Potential werden die Anschlüss des 2., unbenutzten Gatters gezogen ?
Danke für Eure Antworten
Lutz
Hallo Lutz,
Meine Frage: wie werden in diesem Aufbau die anderen Eingänge
beschaltet und auf welches Potential werden die Anschlüss des
2., unbenutzten Gatters gezogen ?
Kannst du alle einzeln auf Vss oder Vdd legen.
Kannst du so machen, wie das Layout gerade einfacher wird.
MfG Peter(TOO)
Hallo Lutz,
Meine Frage: wie werden in diesem Aufbau die anderen Eingänge beschaltet und auf welches Potential werden die Anschlüss des 2., unbenutzten Gatters gezogen ?
Kannst du alle einzeln auf Vss oder Vdd legen.
Kannst du so machen, wie das Layout gerade einfacher wird.
Einspruch, Euer Ehren!
Für die unbenutzten Eingänge trifft das zu, die müssen sogar auf einem definierten Potential liegen, aber das muss nicht unbedingt Vss oder Vdd sein. Wenn es vom Layout her einfacher ist, können sie auch mit einem beschalteten Eingang eines benachbarten Bausteins zusammengeschaltet werden.
Die unbenutzten Ausgänge bleiben jedoch grundsätzlich unbeschaltet.
Das nur der Vollständigkeit halber.
MfG Peter(TOO)
MfG merimies
Lieber merimies,
leider hast du vergessen zu lesen, das die maximalen Schaltzeiten noch eingehalten werden sollen. Und wenn ich nun ein unbenutzes Gatter mit einem ständig wechselden Signal beschalte, dann wird der IC „langsamer“. Nicht zu vergessen, auch der Stromverbrauch wird höher, deine Lösung ist i.O. wenn es auf nichts ankommmt.
Liebe Grüße
le clou
[Bei dieser Antwort wurde das Vollzitat nachträglich automatisiert entfernt]
Hallo merimies,
Einspruch, Euer Ehren!
Für die unbenutzten Eingänge trifft das zu, die müssen sogar
auf einem definierten Potential liegen, aber das muss nicht
unbedingt Vss oder Vdd sein. Wenn es vom Layout her einfacher
ist, können sie auch mit einem beschalteten Eingang eines
benachbarten Bausteins zusammengeschaltet werden.
Wie schon geschrieben wurde, ist das schlechter Stil !
Bei TTL ist das Problem das Fan Out. Ein Ausgang kann nur eine bestimmte Anzahl Eingänge treiben.
Bei CMOS gilt dein Einspruch nur für statische Signale.
Bei CMOS wird die Flankensteilheit durch die Lastkapazität beeinflusst. Zusätzliche Eingänge fügen zusätzliche Kapazitäten hinzu, wodurch die Flanken flacher werden.
Dies begrenzt auch bei CMOS das Fan Out, weil irgendwann die minimale Flankensteilheit unterschritten wird (Ist gerade bei FlipFlops kritisch).
Desweiteren wird der Stromverbrauch bei CMOS direkt durch die umzuladenden Kapazitäten und die Frequenz bestimmt (Sowohl die Eingangkapazitäten wie auch die Kapazitäten auf dem Chip).
http://www.fairchildsemi.com/an/AN/AN-303.pdf
Bei ungepufferten CMOS-Gattern gibt es noch einen anderen Effekt.
Seite 4 „Unused inputs“
http://www.fairchildsemi.com/an/AN/AN-77.pdf
Sobald man sich mit einfachen Fragen genau beschäftigt, werden die Antworten kompliziert 
Und wie überall in der Technik, man muss wissen was man warum macht.
MfG Peter(TOO)