Hi!
Für ein Chip-Design (VHDL, Standard Cells) suche ich nach einer optimierten Topologie für folgendes Problem: Ich habe eine große Anzahl Signale (z.B. 90), von denen ich eine kleinere Auswahl (z.B. 20) für weitere Verarbeitung auswählen möchte. Das Optimierungs-Potential ergibt sich daraus, dass mir die Reihenfolge, wie die 20 Signale herauskommen egal ist.
Es geht hier z.B. um einen IO-MUX, wo mich von insgesamt 90 Eingängen nur 20 interessieren. Die Auswahl der 20 soll aber konfigurierbar sein.
Die „typisch“ Lösung wäre jetzt, 20 Stück 90:1-MUXe zu verwenden. Damit könnte ich dann sogar genau festlegen, an welchem Ausgang ich welchen Eingang durchgeschaltet haben will. Allerdings brauch ich das gar nicht, mir wärs wie gesagt völlig recht, wenn sich die Reihenfolge aus der Topologie ergibt. Wichtig ist aber, dass jede beliebige Auswahl von 20 aus 90 möglich sein muss.
Meine ersten Recherchen habe mich zu Kreuzschienenverteilern, Omega-Netzwerken und Nonblocking minimal spanning switch geführt. Allerdings sind mir die alle zu flexibel und daher zu viel Hardware-Aufwand. Zur Optimierung eines Kreuzschinenverteilers haben wir schon eine Idee gehabt (S. 128, Input Switching Matrix), allerdings sind hier immer noch zahlreiche Schalter und vor allem ein großes 90-Input-OR-Gatter notwendig.
Daher meine Frage: Könnt ihr mir bitte Ideen aus eurer Erfahrung geben, wie solche großen Multiplexer gebaut werden könnten. Ich wäre auch sehr dankbar über Bezeichnungen und Tips wie ich weiter danach suchen soll.
Danke
Hansi